首先，AMD Barcelona处理器会在一个月内发布。这款处理器成为构建在AMD新的K10微架构基础上的第一个解决方案，AMD对它寄予了厚望。我们还是一睹为快，先来了解一下新解决方案中所采用的微架构的诸多亮点吧。
指令控制单元
解码的MOP三元组会进入Instruction Control Unit (ICU，指令控制单元)，由ICU将它们传送到排序缓冲器（ROB）。每个排序缓冲器都是由24行3 MOP构成。每个MOP三元组都写在自己的那行。因此，ROB允许控制单元最多可监控72 MOP，直到这些操作完成。
MOP在ROB中以同样的次序被分派给整数和浮点单元的调度程序序列，在那里他们被解码器撤销。MOP三元组被存储在ROB中，直到所有旧的操作都完成和撤销。在撤销时，最后的值会被写入结构寄存器和存储器。操作撤销时，ROB中的操作顺序，他们的数据会从ROB中删除，只保存最终的值。必须保证出现意外或中断时，所有接下来提前完成的操作结果都能被删除。
整型执行单元
K8和K10处理器的Integer Execution Unit（整型执行单元）是由三个对称的整型信道构成的。每个信道都有自己的调度程序，它包括一个8 MOP序列、一个相同的整型数学运算和逻辑单元（ALU）组、地址生成单元（AGU）和条件转移预测单元。除此以外，还有一个连接到pipe 0上的乘法单元，而pipe 2则与新操作LZCNT和POPCNT的执行单元相连。这两项操作将在这篇文章的后面详细介绍。
图3 整型执行单元
每个MOP的排队选择都是由三元组中指令的静态位置确定的。而三元组的每个微操作都是从ROB中按照要执行的顺序分派来的。一方面它简化了指令控制，但是另一方面，一旦相互依赖的操作链并未非常顺畅地放在程序代码上，就可能会导致序列中的加载失衡。事实上，这种情况极少发生，几乎不会影响实际的性能。解码器会将乘法器和扩展的操作放在相应的三元插槽上，这样它们就能进入正确的信道。
正如我们前面所讲的，在整型信道的调度程序序列中，MOP被分割成整型操作和寻址存储器请求。在现有数据的基础上，调度程序可能会按照顺序将一个整型操作分发给ALU，同时将一个寻址操作分发给AGU。最多可以同时有两个存储器请求。因此，每个时钟周期最多可以分发3个整型操作和2个存储器操作（在任何组合中64bit的读写）。各种不同运算的MOP微操作则不再按照顺序进行分发，它取决于数据的准备就绪情况。一旦执行了运算和寻址MOP微操作，那么这个MOP就从调度程序列表中被删除，将空间留给新的操作。
K8处理器在程序级别的基础上选择存储器请求的地址微处理。在程序代码中后出现的存储器请求不能先于前一个请求执行。因此，如果不能计算出前面操作的地址，那么接下来的寻址操作就会受阻，即使操作数已经准备就绪。
例如：
add ebx, ecx
mov eax, [ebx+10h] ?C快速寻址计算
mov ecx, [eax+ebx] ?C地址取决于前一个指令的结果
mov edx, [ebx+24h] ?C 如果前面所有的指令未全部计算出地址，就不能发送这条指令并执行。
这样可能会导致性能的丧失，也是K8处理器的重大瓶颈之一。因此，尽管K8处理器在每个时钟周期能处理2条读指令，但是对某些代码它执行存储器请求的效率可能要比Core 2处理器低。Core 2处理器虽然在每个时钟周期只能读取一条指令，但是它能随机执行指令，而且还能跳过前面的读取和写入过程。
现在，具有K10微架构的CPU不会再遇到这种阻碍。K10处理器不仅能随机进行读取，而且在读取之前就可以写入，前提是CPU是确定的，这些读取和写入的地址之间没有任何冲突。在读取之前就可以写入，因此处理器能够显著地提高某些类型代码的处理速度，如读取周期从另一个数据从存储器读取开始，以计算结果写入存储器结束。
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