制程技术 《一种45纳米逻辑技术，采用高-K金属栅极（即高-K栅介质+金属栅极）晶体管、应变硅、9层铜互连层、193纳米干法刻蚀，以及100%无铅1封装》
“A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free1 Packaging”
本文将介绍英特尔在45纳米制造工艺技术方面的突破——世界首项采用高-K栅介质+金属栅极晶体管的加工技术。该新型栅极堆栈与增强型第三代应变硅相结合，可生产能达到迄今公布的最高驱动电流的n型金属氧化物半导体（NMOS）和p型金属氧化物半导体（PMOS）晶体管。本文展示，逻辑栅极延迟与65纳米制程逻辑栅极延迟相比改善20%以上。该技术已生产了多种功能微处理器，并且已经用于大批量生产中。英特尔近期推出了其基于高-K金属栅极晶体管技术的首批微处理器。
·本文将突出介绍该技术的另一项首创：使用沟槽（矩形）触点取代方形触点，提供更高的性能和为提高布线密度的本地路由能力。
·此外，本文还将探讨实现密度扩展的关键设计原则。该技术展示了45纳米一代最小的晶体管间距，因而能提供更好的晶体管封装密度和小巧的静态随机存取存储器（SRAM）单元尺寸，可达0.346μm2（平方微米）。以小晶体管间距实现卓越的晶体管性能，这表明性能和密度之间并不像某些人士声称的那样存在根本矛盾。
·该工艺展示9层铜互连层，并大量使用低-K层间绝缘体以改善功耗和性能，同时采用了无铅1封装。
·该工艺采用聚合物层间绝缘体（ILD），率先集成了一个很厚的铜质功率再分配互连层。 责任编辑：杨宇佳
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